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          Verilog HDL基礎知識9之代碼規范示例

          • 2.Verilog HDL 代碼規范 模板示例//******************************************************** // //   Copyright(c)2016, ECBC  //   All rights reserved // //   File name    
          • 關鍵字: FPGA  verilog HDL  代碼規范  

          Verilog HDL基礎知識9之代碼規范

          • 1.RTL CODE 規范1.1標準的文件頭在每一個版塊的開頭一定要使用統一的文件頭,其中包括作者名,模塊名,創建日期,概要,更改記錄,版權等必要信息。 統一使用以下的文件頭:其中*為必需的項目//******************************************************** // //   Copyright(c)2016, ECBC  //   All rights&nbs
          • 關鍵字: FPGA  verilog HDL  代碼規范  

          Verilog HDL基礎知識8之綜合語句

          • 可綜合語句1.要保證Verilog HDL賦值語句的可綜合性,在建模時應注意以下要點:2.不使用initial。3.不使用#10。4.不使用循環次數不確定的循環語句,如forever、while等。5.不使用用戶自定義原語(UDP元件)。6.盡量使用同步方式設計電路。7.除非是關鍵路徑的設計,一般不采用調用門級元件來描述設計的方法,建議采用行為語句來完成設計。8.用always過程塊描述組合邏輯,應在敏感信號列表中列出所有的輸入信號。9.所有的內部寄存器都應該能夠被復位,在使用FPGA實現設計時,應盡量使
          • 關鍵字: FPGA  verilog HDL  綜合語句  

          Verilog HDL基礎知識7之模塊例化

          • Verilog使用模塊(module)的概念來代表一個基本的功能塊。一個模塊可以是一個元件,也可以是低層次模塊的組合。常用的設計方法是使用元件構建在設計中多個地方使用的功能塊,以便進行代碼重用。模塊通過接口(輸入和輸出)被高層的模塊調用,但隱藏了內部的實現細節。這樣就使得設計者可以方便地對某個模塊進行修改,而不影響設計的其他部分。在verilog中,模塊聲明由關鍵字module開始,關鍵字endmodule則必須出現在模塊定義的結尾。每個模塊必須具有一個模塊名,由它唯一地標識這個模塊。模塊的端口列表則描述
          • 關鍵字: FPGA  verilog HDL  模塊例化  

          Verilog HDL基礎知識6之語法結構

          • 雖然 Verilog 硬件描述語言有很完整的語法結構和系統,這些語法結構的應用給設計描述帶來很多方便。但是 Verilog是描述硬件電路的,它是建立在硬件電路的基礎上的。有些語法結構是不能與實際硬件電路對應起來的,比如 for 循環,它是不能映射成實際的硬件電路的,因此,Verilog 硬件描述語言分為可綜合和不可綜合語言。下面我們就來簡單的介紹一下可綜合與不可綜合。(1) 所謂可綜合,就是我們編寫的Verilog代碼能夠被綜合器轉化為相應的電路結構。因此,我們常用可綜合語句來描述數字硬件電路。(2) 所
          • 關鍵字: FPGA  verilog HDL  語法結構  

          Verilog HDL基礎知識4之阻塞賦值 & 非阻塞賦值

          • 阻塞賦值語句串行塊語句中的阻塞賦值語句按順序執行,它不會阻塞其后并行塊中語句的執行。阻塞賦值語句使用“=”作為賦值符。  例子 阻塞賦值語句  reg x, y, z;  reg [15:0] reg_a, reg_b;  integer count;   // 所有行為語句必須放在 initial 或 always 塊內部  initial  begin          x
          • 關鍵字: FPGA  verilog HDL  阻塞賦值  非阻塞賦值  

          Verilog HDL基礎知識4之wire & reg

          • 簡單來說硬件描述語言有兩種用途:1、仿真,2、綜合。對于wire和reg,也要從這兩個角度來考慮。\從仿真的角度來說,HDL語言面對的是編譯器(如Modelsim等),相當于軟件思路。 這時: wire對應于連續賦值,如assignreg對應于過程賦值,如always,initial\從綜合的角度來說,HDL語言面對的是綜合器(如DC等),要從電路的角度來考慮。 這時:1、wire型的變量綜合出來一般是一根導線;2、reg變量在always塊中有兩種情況:(1)、always后的敏感表中是(a or b
          • 關鍵字: FPGA  verilog HDL  wire  reg  

          Verilog HDL基礎知識3之抽象級別

          • Verilog可以在三種抽象級別上進行描述:行為級模型、RTL級模型和門級模型。行為級(behavior level)模型的特點如下。1、它是比較高級的模型,主要用于testbench。2、它著重于系統行為和算法描述,不在于系統的電路實現。3、它不可以綜合出門級模型。4、它的功能描述主要采用高級語言結構,如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL級(register tr
          • 關鍵字: FPGA  verilog HDL  抽象級別  

          Verilog HDL基礎知識2之運算符

          • Verilog HDL 運算符介紹算術運算符首先我們介紹的是算術運算符,所謂算術邏輯運算符就是我們常說的加、減、乘、除等,這類運算符的抽象層級較高,從數字邏輯電路實現上來看,它們都是基于與、或、非等基礎門邏輯組合實現的,如下。/是除法運算,在做整數除時向零方向舍去小數部分。%是取模運算,只可用于整數運算,而其他操作符既可用于整數運算,也可用于實數運算。例子:我們在生成時鐘的時候,必須需選擇合適的timescale和precision。當我們使用“PERIOD/2”計算延遲的時候,必須保證除法不會舍棄小數部
          • 關鍵字: FPGA  verilog HDL  運算符  

          Verilog HDL簡介&基礎知識1

          • Verilog 是 Verilog HDL 的簡稱,Verilog HDL 是一種硬件描述語言(HDL:Hardware Description Language),硬件描述語言是電子系統硬件行為描述、結構描述、數據流描述的語言。利用這種語言,數字電路系統的設計可以從頂層到底層(從抽象到具體)逐層描述自己的設計思想,用一系列分層次的模塊來表示極其復雜的數字系統。然后,利用電子設計自動化(EDA)工具,逐層進行仿真驗證,再把其中需要變為實際電路的模塊組合,經過自動綜合工具轉換到門級電路網表。接下去,再用專用
          • 關鍵字: FPGA  verilog HDL  EDA  

          使用Verilog來編程FPGA

          • FPGA是依賴數字邏輯的數字器件,計算機硬件使用的是數字邏輯,每一個計算,屏幕上每一個像素的呈現,音樂軌的每一個note都是使用數字邏輯構成的功能塊來實現的。 雖然多數時候,數字邏輯是抽象的數學概念,而不是物理電子,邏輯門以及其它的數字邏輯器件則是由刻蝕在集成電路上的晶體管來實現的。對于FPGA來講,可以通過繪制邏輯門構成的電路,將這些門映射到FPGA的通用門上,并將它們連接起來以實現你設想的邏輯設計。 另外一種方式是,使用Verilog(或其它的)硬件描述語言來實現邏輯。 你依然可以購買能夠實現小數量邏
          • 關鍵字: Verilog  編程  FPGA  

          Altera MAX10: 3-8譯碼器

          • 在這個實驗里我們將學習如何用Verilog來實現組合邏輯。====硬件說明====組合邏輯電路是數字電路的重要部分,電路的輸出只與輸入的當前狀態相關的邏輯電路,常見的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現。3-8譯碼器的真值表如下:從前面的實驗可以知道,當FPGA輸出信號到LED為高電平時LED熄滅,反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入,這樣控制開關我們就能控制特定的LED變亮。====Verilog代碼=
          • 關鍵字: 組合邏輯  FPGA  Lattice Diamond  Verilog  

          Lattice MXO2: 3-8譯碼器

          • 在這個實驗里我們將學習如何用Verilog來實現組合邏輯。硬件說明組合邏輯電路是數字電路的重要部分,電路的輸出只與輸入的當前狀態相關的邏輯電路,常見的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現。3-8譯碼器的真值表如下:從前面的實驗可以知道,當FPGA輸出信號到LED為高電平時LED熄滅,反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入,這樣控制開關我們就能控制特定的LED變亮。Verilog代碼// *****
          • 關鍵字: 組合邏輯  FPGA  Lattice Diamond  Verilog  

          實驗22 4位串行累加器

          • 實驗目的(1)熟悉和掌握FPGA開發流程和Lattice Diamond軟件使用方法;(2)通過實驗了解累加器的意義及原理方法(3)掌握使用Verilog HDL語言基于FPGA實現累加器的原理及實現方法實驗任務設計一個4位串行累加器,電路原理框圖如圖所示,在開關K處設置串行輸入數據,在CP端輸入8個脈沖,將完成一次,兩個四位串行數據的相加,結果存D-A中。實驗原理根據上述電路框圖,可以分割系統任務。累加器是一個具有特殊功能的二進制寄存器,可以存放計算產生的中間結果,省去了計算單元的讀取操作,能加快計算單
          • 關鍵字: 累加器  FPGA  Lattice Diamond  Verilog HDL  

          實驗21:智力競賽搶答器

          • 實驗目的(1)熟悉和掌握FPGA開發流程和Lattice Diamond軟件使用方法;(2)通過實驗理解和掌握搶答器原理;(3)學習用Verilog HDL描述方法描述搶答器。實驗任務本實驗的任務是設計一個智力競賽搶答器,帶復位和主持人控制功能。一共4組選手,用開關k1,k2,k3,k4表示主持人復位開始搶答,獲得搶答的選手顯示對應led,答題時間超過30秒報警每位選手初始分數5分(RESET復位),主持人控制加分減分按鍵,每次增加或減少1分(最多9分),答題選手分數顯示在數碼管實驗原理根據搶答器的功能,
          • 關鍵字: 搶答器  FPGA  Lattice Diamond  Verilog HDL  
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          verilog hdl介紹

          Verilog HDL是一種硬件描述語言(HDL:Hardware Discription Language),是一種以文本形式來描述數字系統硬件的結構和行為的語言,用它可以表示邏輯電路圖、邏輯表達式,還可以表示數字邏輯系統所完成的邏輯功能。   Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言,都是在20世紀80年代中期開發出來的。前者由Gateway Design Aut [ 查看詳細 ]

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